• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    Die Erfindung betrifft ein Halbleiterbauelement mit einem Halbleiterchip (1), auf dem aufeinander folgend ein einstückig ausgebildeter Anschlusskontakt (10), eine strukturierte, den Anschlusskontakt (10) kontaktierende Metallisierungsschicht (30) und eine Verbindungsschicht (31) angeordnet sind, wobei die strukturierte Metallisierungsschicht (30) und die strukturierte Verbindungsschicht (31) eine elektrisch leitende Kontaktschicht (32) bilden.
    公开号:DE102004030042A1
    申请号:DE102004030042
    申请日:2004-06-22
    公开日:2006-01-19
    发明作者:Ralf Otremba
    申请人:Infineon Technologies AG；
    IPC主号:H01L23-48
    专利说明:
    [0001] DieErfindung betrifft ein in Flip-Chip-Technik hergestelltes Halbleiterbauelementmit einem Halbleiterchip. Flip-Chip-Technologien kommen insbesondere dannzum Einsatz, wenn der fürdie Umverdrahtung des Halbleiterchips erforderlichen Raum optimiertwerden soll. Dabei werden in der Regel mehrere auf einer Seite desHalbleiterchips angeordnete Anschlusskontakte elektrisch leitendmit einem Trägerverbunden.
    [0002] DerTrägerkann beispielsweise als metallischer Chipträger ausgebildet und als solcherBestandteil des Halbleiterbauelementes sein.
    [0003] Ebensoist es jedoch möglich,dass der Trägerals Leiterplatte, beispielsweise als PCB-Substrat ausgebildet ist,auf der ein oder mehrere Halbleiterbauelemente in Flip-Chip-Anordungmontiert sind. In diesem Fall ist das Substrat kein Bestandteildes Halbleiterbauelements. Eine derartige Anordnung ist in AndrewSawle: "DirektFET – A ProprietaryNew Source Mounted Power Package for Board Mounted Power", International Rectifier,Oxted, Surrey, England, www.irf.com/technicalinfo/whitepaper/directfet.pdf,2004 beschrieben. Diese Veröffentlichungbeschreibt ein Halbleiterbauelement, das auf einer Seite lötbare Metallisierungenaufweist, die überihre ganze Flächemit korrespondierenden Metallisierungen einer Leiterplatte verlötet sind.
    [0004] 1 zeigt einen Abschnitteines Halbleiterbauelements gemäß dem Standder Technik mit einem einstückigausgebildeten Anschlusskontakt 10. Der dargestellte Halbleiterchip 1 istbeispielhaft als MOSFET dargestellt.
    [0005] DerHalbleiterchip 1 umfasst eine hoch n-dotierte Drain-Zone 11,auf der eine schwach n-dotierte Driftzone 14 angeordnet ist.In die Driftzone 14 sind mehrere p-dotierte Bodyzonen 15 eingebettet,in die wiederum stark n-dotierte Source-Zonen 16 eingebettetsind. Die Bodyzonen 15 sowie die Source-Zonen 16 sindan der der Drain-Zone 11 abgewandten Seite der Driftzone 14 angeordnet.Eine Gate-Elektrode 12 ist isoliert durch eine Isolationsschicht 17 gegenüber denHalbleiterzonen 14, 15, 16 angeordnet. Eineeinstückigausgebildete Metallisierung 10 kontaktiert die verschiedenenSource-Zonen 16 und bildet deren Anschlusskontakt 10.Der Anschlusskontakt 10 ist im Wesentlichen flächig ausgebildetund gegenüberder Gate-Elektrode 12 isoliert. Die Gate-Elektrode 12 istdabei so ausgestaltet, dass Aussparungen für den Anschlusskontakt 10 zuden Source-Zonen 16 vorhanden sind.
    [0006] Eineverkleinerte Darstellung des Halbleiterchips 1 gemäß 1 ist in 2 schematisiert dargestellt. Der Halbleiterchip 1 weistauf seiner Vorderseite 19 ganzflächig und einstückig ausgebildeteAnschlusskontakte 10, 13 auf. Der Anschlusskontakt 10 entsprichtdem bereits aus 1 bekanntenAnschlusskontakt 10 und ist elektrisch leitend und ganzflächig mitden dort dargestellten Source-Zonen 16 verbunden. Ein weitererAnschlusskontakt 13 stellt den Gate-Anschluss des Halbleiterchips 1 dar,der elektrisch leitend mit der in 1 dargestellten Gate-Elektrode 12 verbundenist. Die Verbindung eines solchen Halbleiterchips 1 miteinem Substrat erfolgt üblicherweisemittels einer ganzflächigauf den Anschlusskontakt 10 aufgebrachten Lotschicht.
    [0007] Einederartige Anordnung weist den Nachteil auf, dass die insbesonderebei Leistungshalbleiterbauelementen im Halbleiterchip entstehendeerhebliche Verlustwärme über dielötbarenMetallisierungsflächenauf die Lotschicht und die Leiterplatte übertragen wird. Hierdurch kanndie Temperatur des Lotes überdessen Schmelzpunkt steigen, was zu einer Beeinträchtigungder betreffenden Lötverbindung führen kann.
    [0008] Ebensokann es zu Beschädigungender Leiterplatte kommen, wenn deren Temperatur zu hohe Werte erreicht.Beispielsweise weist FR4, ein typisches für derartige Leiterplatten verwendetesMaterial mit vier Kupferschichten, eine zulässige Höchsttemperatur von ca. 110°C auf. AlternativeMaterialien mit einer höherenzulässigenHöchsttemperatursind zwar verfügbar,jedoch sehr teuer.
    [0009] Anstelleder erwähntenLötverbindungist es grundsätzlichauch möglich,eine Bondverbindung beispielsweise aus Gold oder Aluminium einzusetzen.Jedoch weisen auch derartige Bondverbindungen verhältnismäßig niedrigezulässigeMaximaltemperaturen von etwa 150°Cbei Gold und etwa 175°C beiAluminium als Bondmaterialien auf.
    [0010] Esist daher die Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelementbereitzustellen, bei dem die übereinen bestimmten Anschlusskontakt abgeführte Wärme auf einen vorgegebenenWert begrenzt ist.
    [0011] DieseAufgabe wird durch ein Halbleiterbauelement gemäß Anspruch 1 gelöst. VorteilhafteAusführungsformenund Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
    [0012] Daserfindungsgemäße Halbleiterbauelementumfasst einen Halbleiterchip, auf dem aufeinanderfolgend ein einstückig ausgebildeter,flächiger Anschlusskontakt,eine den Anschlusskontakt kontaktierende, strukturierte Metallisierungsschichtund eine vorzugsweise ebenfalls strukturierte Verbindungsschichtangeordnet sind. Die strukturierte Metallisierungsschicht und dieVerbindungsschicht bilden dabei eine elektrisch leitende Kontaktschicht.
    [0013] Mittelsdieser Kontaktschicht ist es möglich, denHalbleiterchip elektrisch leitend mit einem Träger, beispielsweise mit einemzum Halbleiterbauelement gehörendenChipträgeroder mit einer nicht zum Halbleiterbauelement gehörenden Leiterplatte in Kontaktzu bringen. Durch die Strukturierung der aus der Metallisierungsschichtund aus der Verbindungsschicht gebildeten Kontaktschicht ist dieKontaktflächezur Herstellung der elektrisch leitenden Verbindung des Anschlusskontaktesmit dem Trägergegenübereiner ganzflächigenKontaktschicht reduziert. Durch die Strukturierung der Metallisierunglässt sich dermaximal erreichbare Wärmeübertragvom Halbleiterchip auf die Verbindungsschicht bzw. den Chipträger gezielteinstellen.
    [0014] Derthermische Übergangswiderstandder strukturierten Metallisierungsschicht nimmt mit zunehmenderDicke der Metallisierungsschicht sowie mit zunehmenden Verhältnis ausmaximal möglicher Kontaktfläche undtatsächlicherKontaktflächezu. Typische Werte fürdas Verhältnisaus maximal möglicherKontaktfläche,also der Flächedes Anschlusskontaktes, und der tatsächlichen Kontaktfläche liegenzwischen 10:1 und 50:1.
    [0015] Dieaus der Metallisierungsschicht und der Verbindungsschicht gebildeteKontaktschicht weist infolge der Strukturierung zumindest der MetallisierungsschichtAussparungen auf, die entweder mit Luft oder einem thermisch schlechtleitenden Material, beispielsweise einem Imid ganz oder teilweisegefülltsind. Sind diese Aussparungen mit einem festen Material ausgefüllt, sobildet dieses Material eine ebenfalls strukturierte, thermisch isolierendeSchicht, die auf den Anschlusskontakt aufgebracht ist. Das Materialder thermisch isolierenden Schicht ist dabei so gewählt, dassdessen spezifische Wärmeleitfähigkeitgeringer ist als die spezifische Wärmeleitfähigkeit der strukturiertenKontaktschicht.
    [0016] Diestrukturierte Kontaktschicht ist dazu vorgesehen, den Anschlusskontaktelektrisch leitend mit einem Trägerzu verbinden. Dieser Trägerkann beispielsweise als Chip-Trägeroder als Leiterplatte (PCB) ausgebildet sein.
    [0017] DieErfindung wird nachfolgend anhand von Figuren näher erläutert.
    [0018] 1 zeigteinen Abschnitt eines Halbleiterchips mit einer einstückig ausgebildetenMetallisierung gemäß dem Standder Technik im Querschnitt.
    [0019] 2 zeigteine verkleinerte Darstellung des vollständigen Halbleiterchips gemäß 1 inQuerschnitt.
    [0020] 3 zeigteinen Vertikalschnitt durch ein erfindungsgemäßes Halbleiterbauelement miteinem geteilten Chip-träger,das auf eine Leiterplatte montiert ist.
    [0021] 4 zeigteinen Horizontalschnitt durch die strukturierte Metallisierungsschichtdes erfindungsgemäßen Halbleiterbauelementsgemäß 3.
    [0022] 5 zeigteinen vergrößerten Ausschnitt deserfindungsgemäßen Halbleiterbauelementsgemäß 3 imQuerschnitt.
    [0023] 6 zeigteinen Vertikalschnitt durch ein weiteres erfindungsgemäßes Halbleiterbauelement, daskeinen Chipträgeraufweist und das auf einer auf eine Leiterplatte montiert ist.
    [0024] 7 zeigteinen Horizontalschnitt durch die strukturierte Metallisierungsschichtdes erfindungsgemäßen Halbleiterbauelementsgemäß 6.
    [0025] 8 zeigteinen Horizontalschnitt durch die strukturierte Metallisierungsschichteines erfindungsgemäßen Halbleiterbauelements,bei dem der mit einem Anschlusskontakt elektrisch leitend verbundene Ab schnittder strukturierten Metallisierung einstückig ausgebildet ist.
    [0026] 9 zeigteinen vergrößerten Ausschnitt deserfindungsgemäßen Halbleiterbauelements,bei dem die strukturierte Metallisierungsschicht mehrere Teilschichtenumfasst.
    [0027] Inden Figuren bezeichnen, sofern nicht anders angegeben, gleiche Bezugzeichengleiche Teile mit gleicher Bedeutung.
    [0028] 3 zeigteinen vertikalen Schnitt durch ein erfindungsgemäßes Halbleiterbauelement. Dieses Halbleiterbauelementumfasst einen Halbleiterchip 1, auf dessen Vorderseite 19 einvorzugsweise flächig ausgebildeterAnschlusskontakt 10 angeordnet ist. Ein optionaler weitererAnschlusskontakt 13, der im vorliegenden Ausführungsbeispieleinen Steueranschluss des Halbleiterchips 1 darstellt,ist ebenfalls auf der Vorderseite 19 des Halbleiterchips 1 angeordnet.Die Anschlusskontakte 10 und 13 sind beispielsweiseals Metallisierungen, z.B. aus Aluminium, ausgebildet. Der Halbleiterchip 1 mitden Anschlusskontakten 10 und 13 entspricht beispielsweiseeinem Halbleiterchip gemäß 2,ist jedoch im Vergleich zu diesem um 180° in eine Flip-Chip-Positiongedreht.
    [0029] Beidem in dem Halbleiterchip 1 realisierten Bauelement kannes sich um beliebige Halbleiterbauelemente, beispielsweise um MOSFETsoder IGBTs, handeln, die zumindest einen Anschlusskontakt 10 aufweisen.Der Aufbau des erfindungsgemäßen Halbleiterbauelementsist insbesondere fürLeistungshalbleiterbauelemente relevant, da bei diesen die auftretendenVerlustleistungen sowie die dadurch hervorgerufenen Temperaturenbesonders hoch sind.
    [0030] Erfindungsgemäß sind aufdem Anschlusskontakt 10 des Halbleiterchips 1 einestrukturierte Metallisierungsschicht 30 und eine Verbindungsschicht 31 angeordnet.Die Verbindungsschicht 31 kann sowohl unstrukturiert alsauch strukturiert sein. Bevorzugt sind die strukturierte Metallisierungsschicht 30 unddie Verbindungsschicht 31 – wie dargestellt – identischstrukturiert.
    [0031] DieMetallisierungsschicht 30 und die Verbindungsschicht 31 bildenzusammen eine elektrisch leitende Kontaktschicht 32, derenAufgabe es ist, den Anschlusskontakt 10 mit einem Chipträger zu verbinden.In dem Beispiel nach 3 ist der Anschlusskontakt 10 miteinem ersten Chipträgerteil 20 eines geteilten,zwei Chipträgerteile 20, 21 aufweisenden Chipträgers verbunden.
    [0032] Infolgeder Strukturierung der Metallisierungsschicht 30 und derVerbindungsschicht 31 sind in der Kontaktschicht 32 Aussparungenausgebildet, die entweder mit Luft oder einem Gas, beispielsweise einemSchutzgas, oder wie dargestellt, mit einem Isolator aus thermischisolierendem Material, ganz oder teilweise gefüllt sein können. Ein thermisch isolierendesMaterial kann sowohl organische Materialien wie z.B. ein Imid odereine Pressmasse, oder anorganische Materialien wie z.B. ein Oxid,insbesondere ein Metalloxid oder ein Halbleiteroxid, aufweisen oder ausdiesen Materialien gebildet sein. Anstelle fester Materialien kannals thermisch isolierendes Material auch ein Gas, z.B. Luft oderein Schutzgas, verwendet werden.
    [0033] Derin den Aussparungen der strukturierten Kontaktschicht 32 angeordneteIsolator bildet somit eine strukturierte Isolatorschicht 40,die insbesondere auf dem Anschlusskontakt 10 angeordnetist. Diese strukturierte Isolatorschicht 40 erstreckt sichin lateraler Richtung bevorzugt überdie gesamte Breite des Halbleiterchips 1. In vertikalerRichtung erstreckt sich die strukturierte Isolatorschicht 40 ausgehend vonder Vorderseite 19 des Halbleiterchips 1 bevorzugtentweder bis zur Grenzebene zwischen der strukturierten Metallisierungsschicht 30 undder strukturierten Verbindungsschicht 31 oder bis zu der derVorderseite 19 abgewandten Seite der strukturierten Verbindungsschicht 31.Grundsätzlichsind jedoch auch alle anderen Dicken der Isolatorschicht 40 bishin zur Dicke der Kontaktschicht zulässig.
    [0034] Diestrukturierte Isolatorschicht 40 dient, sofern sie ausfestem Material gebildet ist, insbesondere dazu, die Strukturierungder strukturierten Metallisierungsschicht 30 zu erhalten,wenn die strukturierte Metallisierungsschicht 30 aufschmelzendeMetalle oder Legierungen aufweist, bei denen die Gefahr besteht,dass sie z.B. beim Löten über ihrenSchmelzpunkt erhitzt und aufgeschmolzen werden. Ohne strukturierteIsolatorschicht 40 würdedann die ursprünglicheStrukturierung der Metallisierungsschicht 30 verloren gehen.
    [0035] Wegender thermisch isolierenden Eigenschaften der Isolatorschicht 40 fließt der für die Erwärmung desersten Chipträgerteils 20 verantwortlicheWärmestromim Wesentlichen vom Anschlusskontakt 10 über denBereich der strukturierten Kontaktschicht 32, der den Anschlusskontakt 10 mitdem ersten Chipträgerteil 20 elektrischleitend verbindet.
    [0036] Diestrukturierte Metallisierungsschicht 30 und optional auchdie strukturierte Verbindungsschicht 31 werden bereitsbei der Herstellung des Halbleiterchips 1 erzeugt. Weistdabei die Vorderseite 19 des Halbleiterchips 1 mehreregegeneinander isolierte Anschlusskontakte – in dem Ausführungsbeispieldie Anschlusskontakte 10 und 13 – auf, istfür jedendieser Anschlusskontakte 10, 13 eine eigene Kontaktschichtvorhanden. Diese Kontaktschichten sind gegeneinander isoliert undin 3 als Abschnitte 51, 52 derKontaktschicht 30, 31 dargestellt.
    [0037] Diejeweiligen Abschnitte 51, 52 sind seitlich durchdie lateralen Abmessungen des betreffenden Anschlusskontaktes 10, 13 begrenzt.Der erste und der zweite Abschnitt 51, 52 derstrukturierten Kontaktschicht 30 sind elektrisch voneinander isoliert, wobeider erste Abschnitt 51 den Anschlusskontakt 10 mitdem ersten Chipträgerteil 20 undder zweite Abschnitt 52 den Anschlusskontakt 13 mitdem zweiten Chipträgerteil 21 elektrischleitend verbindet.
    [0038] Dieelektrisch leitend mit den Anschlusskontakten 10, 13 verbundenenChipträgerteile 20 bzw. 21 dienenebenso wie ein Kontaktbügel 22,der die der Vorderseite 19 gegenüberliegende Rückseitedes Halbleiterchips 1 kontaktiert, zum Kontaktieren des Halbleiterbauelementsvon außen.Im vorliegenden Ausführungsbeispielliegt der erste Chipträgerteil 20 aufSource- und derKontaktbügel 22 aufDrain-Potential. Der zweite Chipträgerteil 21 bildetentsprechend den Gate-Anschluss.
    [0039] Umden Halbleiterchip 1 gegen eindringende Feuchtigkeit undVerschmutzung zu schützen,ist der Halbleiterchip 1 zumindest abschnittweise von einer Passivierungsschicht 41 umgeben.Diese Passivierungsschicht 41 umschließt bevorzugt auch die erstenund zweiten Chipträgerteile 20, 21 abschnittweise,um diese mechanisch zu stabilisieren. Des weiteren ist das Halbleiterbauelementoptional von einer Pressmasse 42 umgeben, die das Gehäuse des Halbleiterbauelementsbildet.
    [0040] Für die thermischeIsolatorschicht 40, die Passivierungsschicht 41 sowiedie Pressmasse 42 könnengleiche oder unterschiedliche Materialien verwendet werden. Für die Passivierungsschicht 41 eignensich bevorzugt Materialien mit geringer spezifischer Wärmeleitfähigkeit.Prinzipiell kann das Material der Isolatorschicht 40 auchelektrisch leitend sein, jedoch ist dann sicherzustellen, dass zwischenden Anschlusskontakten 10 und 13 keine Kurzschlüsse entstehenoder dass sich störendeKriechströmebilden.
    [0041] Kontaktierteine thermisch isolierende, jedoch elektrisch leitende Isolatorschicht 40 mehrere Anschlusskontakte 10, 13 desHalbleiterchips 1, dann ist sie vorzugsweise so strukturiert,dass sie zumindest zwei voneinander beabstandete und elektrischvoneinander isolierte Bereiche aufweist. Dabei ist der eine Bereichelektrisch leitend mit dem Anschlusskontakt 10 und derandere elektrisch leitend mit dem Anschlusskontakt 30 verbunden.
    [0042] Dasin 3 dargestellte Halbleiterbauelement ist unterVerwendung des Chipträgersauf eine Leiterplatte 100 aufgelötet. Grundsätzlich eignet sich als Leiterplatte 100 jedesmit einer Metallisierung versehene Substrat wie z.B. ein PCB (PCB= Printed Circuit Board) oder ein Keramiksubstrat.
    [0043] Einvergrößerter Ausschnittdes erfindungsgemäßen Halbleiterbauelementsgemäß 3 istin 5 dargestellt. Der Abschnitt zeigt den Halbleiterchip 1,auf dessen Vorderseite 19 eine Metallisierung 10 aufgebrachtist. Diese Metallisierung 10 ist elektrisch leitend miteinem ersten Chipträgerteil 20 verbunden.Diese elektrisch leitende Verbindung ist durch eine Kontaktschicht 32 derDicke d0 hergestellt, die die strukturierte Metallisierungsschicht 30 mitder Dicke d1 und die strukturierte Verbindungsschicht 31 mitder Dicke d2 umfasst. Auf der dem Halbleiterchip 1 abgewandtenSeite des ersten Chipträgerteils 20 istdas Halbleiterbauelement mittels einer Lotschicht 101 mitder Metallisierung 99 einer Leiterplatte 100 elektrischleitend verbunden.
    [0044] EineBegrenzung des Wärmestromsvom Anschlusskontakt 10 zum ersten Chipträgerteil 20 kannneben dem Grad der Strukturierung der strukturierten Metallisierungsschicht 30 auch über derenDicke d1 erfolgen. Der Wärmestromnimmt dabei mit zunehmender Dicke d1 der strukturierten Metallisierung 10 ab.Die Dicken d1 der strukturierten Metallisierungsschicht 30 liegenvorzugsweise über10 μm, besondersbevorzugt zwischen 10 μmund 100 μm. GeeigneteMaterialien fürdie strukturierte Metallisierungsschicht 30 sind festbleibendeMetalle wie beispielsweise Aluminium, Kupfer, Nickel, Titan, Silber, Goldund Chrom. Alternativ kann die strukturierte Metallisierungsschicht 30 auchaus aufschmelzenden Metallschichten wie z.B.
    [0045] Zinn(Sn), Wismut (Bi) oder Legierungen aus Zinn/Silber (AgSn), Zinn/Gold(AuSn), Zinn/Blei (PbSn), Wismut/Blei (BiSn), Gold/Silizium (AuSi), Gold/Germanium(AuGe) oder Silber/Indium (AgIn) gebildet sein. Im Sinne dieserAnmeldung werden Metalle oder Legierungen mit einem Schmelzpunkt vonkleiner oder gleich 400°Cals aufschmelzend betrachtet. Entsprechend werden Metalle oder Legierungenmit einem Schmelzpunkt von über400°C als festbleibendangesehen.
    [0046] Ebensosind auch Kombinationen festbleibender und aufschmelzender Metallemöglich.Beispielsweise kann die strukturierte Metallisierungsschicht 30 ausmehreren festbleibenden und/oder aufschmelzenden Teilschichten ausjeweils einem beliebigen Metall oder einer beliebigen Legierunggebildet sein, wobei vorzugsweise festbleibende und aufschmelzendeMetalle bzw. Legierungen abwechselnd aufeinanderfolgend angeordnetsind. Dabei weist die strukturierte Metallisierungsschicht 30 wenigstenseine, bevorzugt eine bis zehn Teilschichten auf.
    [0047] Für die strukturierteMetallisierungsschicht 30 wird bevorzugt ein Material verwendet,das elektrisch gut leitend ist, und das einen Schmelzpunkt aufweist,der höherist als der Schmelzpunkt der Lotschicht 101. Ist die strukturierteVerbindungsschicht 31 ebenfalls als Lotschicht, beispielsweiseaus einem Diffusionslot, ausgebildet, so liegt der Schmelzpunkt derstrukturierten Metallisierungsschicht 30 bevorzugt höher alsder Schmelzpunkt der strukturierten Verbindungsschicht 31.Der Schmelzpunkt der strukturierten Metallisierungsschicht 30 liegtvorzugsweise über260°C. Umgekehrtkönnendie strukturierte Metallisierungsschicht 30 beispielsweiseaus einem Diffusionslot und die Verbindungsschicht 31 auseinem festbleibenden Metall gebildet sein, so dass beim Löten zunächst dasDiffusionslot aufschmilzt, so dass das normalerweise festbleibendeMetall der Verbindungsschicht 31 durch Einwirkung des Diffusionslotesebenfalls aufschmilzt und sich beispielsweise mit dem ersten Chipträgerteil 20 oderder Metallisierung einer Leiterplatte verbindet.
    [0048] Auchdie strukturierte Verbindungsschicht 31 kann in gleicherWeise wie die strukturierte Metallisierungsschicht 30,d.h. durch ihre Dicke, ihren Strukturierungsgrad und durch das verwendeteMaterial, zur Begrenzung des Wärmestromsvon einem Anschlusskontakt zu einem Chipträger 20, 21 oderzu einer Leiterplatte 100 eingesetzt werden.
    [0049] 4 zeigteinen Horizontalschnitt durch die strukturierte Metallisierungsschicht 30 deserfindungsgemäßen Halbleiterbauelementsgemäß 3 ineiner dort dargestellten Ebene A. Gestrichelt dargestellt sind dieProjektionen 51, 52 der oberhalb der dargestelltenSchnittebene angeordneten Anschlusskontakte 10 und 13.Diese gestrichelt dargestellten Abschnitte 51, 52 kennzeichnendie maximal mit den betreffenden Anschlusskontakten 10, 13 kontaktierbarenAbschnitte 51, 52 der strukturierten Metallisierungsschicht 30.
    [0050] Prinzipiellkann der Anschlusskontakt 10 über seine gesamte Fläche mitdem ersten Chipträgerteil 20 elektrischleitend kontaktiert werden. Da jedoch die Kontaktierung mittelsder Metallisierungsschicht 30 erfolgt und da diese auchinnerhalb der lateralen Grenzen des Anschlusskontaktes 10,also innerhalb des von der gestrichelten Linie 51 begrenztenAbschnittes der Metallisierungsschicht 30 strukturiertist, ist die tatsächlicheKontaktflächegegenüberder maximalen möglichenKontaktflächereduziert.
    [0051] Imvorliegenden Ausführungsbeispielweist die strukturierte Metallisierungsschicht 30 innerhalb ihresgestrichelt dargestellten Abschnitts 51 beispielhaft 17identische, paarweise voneinander beabstandete, rechteckige Inselnder Breite b und der Längel auf. Die elektrische Kontaktierung des Anschlusskontakts 10 mitdem in 3 dargestellten ersten Chipträgerteil 20 erfolgt über diese17 Inseln. Die tatsächliche Kontaktfläche beträgt 17·b·l undist damit gegenüberder maximal möglichenKontaktflächereduziert, wodurch sich auch der Wärmeübertrag vom Bereich des Anschlusskontaktes 10 aufdie Verbindungsschicht 31 und den ersten Chipträgerteil 20 reduziert.Das Verhältniszwischen maximal möglicher Kontaktfläche undtatsächlicherKontaktflächeist damit größer als1, bevorzugt größer als10. Besonders bevorzugte Werte dieses Verhältnisses liegen zwischen 10und 50.
    [0052] Imvorliegenden Ausführungsbeispielkontaktiert der innerhalb des gestrichelt dargestellten Bereichs 52 angeordneteAbschnitt der strukturierten Metallisierungsschicht 30 denin 3 dargestellten Anschlusskontakt 13 mitdem ebenfalls in 3 gezeigten zweiten Chipträgerteil 21.Durch die Strukturierung der Metallisierungsschicht 30 sindinnerhalb der Metallisierungsschicht 30 Aussparungen vorhanden,die bevorzugt zumindest teilweise mit thermisch isolierenden Material,beispielsweise einem Imid, gefülltsind. Besonders bevorzugt bildet das thermisch isolierende Materialeine Isolatorschicht 40, die sich in lateraler Richtungim Wesentlichen bis an die Kanten des Halbleiterchips 1 erstreckt.
    [0053] Diein 3 dargestellte Ansicht des erfindungsgemäßen Halbleiterbauelementsentspricht einem Vertikalschnitt durch die in 4 dargestellte EbeneB.
    [0054] 6 zeigteinen Vertikalschnitt durch ein weiteres bevorzugtes Ausführungsbeispieleines Halbleiterbauelements. Die dargestellte Ansicht entsprichteinem Querschnitt durch das Halbleiterbauelement gemäß 7 inder dort dargestellten Ebene D.
    [0055] DerAufbau des Halbleiterchips 1 entspricht im Wesentlichendem bereits aus den 2 und 3 bekanntenAufbau. Die Halbleiterbauelemente gemäß den 3 und 6 unterscheidensich vor allem dadurch, dass das Halbleiterbauelement gemäß 3 einenersten Chipträgerteil 20 undeinen zweiten Chipträgerteil 21 aufweist,die jeweils elektrisch leitend mit dem Anschlusskontakt 10 bzw.dem Anschlusskontakt 13 verbunden sind. Im Unterschied dazuweist das Halbleiterbauelement gemäß 6 keineentsprechenden Chipträgerteileauf. Vielmehr ist die Verbindungsschicht 31 des mit einerLeiterplatte 100 verbundenen erfindungsgemäßen Halbleiterbauelementsunmittelbar mit einer nicht näherdargestellten Metallisierung der Leiterplatte 100 verbunden.
    [0056] DieseVerbindung kann beispielsweise als Lotverbindung oder als Bondverbindungausgebildet sein. Im Falle einer Lotverbindung ist die Verbindungsschicht 31 auseinem Lot, beispielsweise einem Diffusionslot, bevorzugt einem Weichlotwie z.B. einem Blei-Zinn-Lot, gebildet. Bei einer Bondverbindunghingegen besteht die Verbindungsschicht 31 bevorzugt auseinem Bondmetall, beispielsweise Gold, Aluminium oder einer Legierungdieser Metalle.
    [0057] DieVerbindungsschicht 31 kann des weiteren auch als Oxidationsschutzoder zur Benetzungsoptimierung verwendet werden. Als Oxidationsschutz eignensich insbesondere Edelmetalle, beispielsweise Gold, Silber oderLegierungen dieser Metalle. Eine Benetzungsoptimierung kann mitaufschmelzenden Metallen, bevorzugt mit Zinn oder Zinnlegierungen erreichtwerden. Ebenso ist eine Kombination aus Oxidationsschutz und Benetzungsoptimierungmöglich,wenn die Verbindungsschicht 31 Legierungen aus einem Edelmetallund einem aufschmelzenden Metall aufweist. Besonders bevorzugt sindhierfürLegierungen aus Gold und Zinn oder aus Silber und Zinn.
    [0058] EinHorizontalschnitt durch dieses Halbleiterbauelement in einer EbeneC im Bereich der strukturierten Metallisierungsschicht 30 istin 7 dargestellt. Die Darstellung entspricht derbereits aus 4 bekannten Darstellung. Unterschiedebestehen lediglich darin, dass der Kontaktbügel 22 des Halbleiterbauelementsgemäß 7 eineandere Geometrie aufweist und dass sich bei dem Halbleiterbauelementgemäß 7 diedas Gehäusebildende Pressmasse nicht bis in die dargestellte Schnittebene erstreckt.Wie bei allen erfindungsgemäßen Bauelementenist ein Gehäuse,beispielsweise aus einer Pressmasse 42, optional. Weistdas Halbleiterbauelement kein Gehäuse auf oder ist ein Gehäuse an geeigneterStelle ausgespart, so kann beispielsweise der Kontaktbügel 22 inden nicht von einem Gehäuse bedecktenBereichen mit einem Kühlkörper kontaktiertwerden.
    [0059] 8 zeigtein weiteres Ausführungsbeispiel eineserfindungsgemäßen Halbleiterbauelements. DieDarstellung zeigt, ebenso wie die 4 und 7,einen Horizontalschnitt im Bereich der strukturierten Metallisierungsschicht 30.Anders als bei den Halbleiterbauelementen gemäß den 4 und 7 istdie strukturierte Metallisierungsschicht 30 innerhalb desgestrichelt dargestellten Bereichs 51 einstückig ausgebildet.Ebenso wie bei den vorhergehenden Ausführungsbeispielen stellt einAbschnitt 51 der strukturierten Metallisierungsschicht 30 die maximalmöglicheKontaktflächeeines dem aus den 3 und 6 bekanntenAnschlusskontakt 10 entsprechenden Anschlusskontakt dar.Die tatsächlicheKontaktflächeist kleiner als die maximal möglicheKontaktflächeund entspricht der Flächeder strukturierten Metallisierungsschicht 30 innerhalb desAbschnitts 51. Fürdas Verhältnisder maximal möglichenKontaktflächezur tatsächlichenKontaktflächegelten die bereits anhand der Beschreibung in 4 erwähnten Werte.
    [0060] Einebevorzugte Ausführungsformeines erfindungsgemäßen Halbleiterbauelementsist in 9 gezeigt. Die strukturierte Metallisierungsschicht 30 miteiner Dicke d1 umfasst mehrere Teilschichten 301–309,deren Gesamtzahl prinzipiell beliebig ist und die bevorzugt zwischen1 und 10 liegt.
    [0061] Gemäß einerbevorzugten Ausführungsform sinddie Teilschichten 301, 303, 305, 307 und 309 festbleibend,weisen also einen Schmelzpunkt von über 400°C auf, während die Teilschich ten 302, 304, 306 und 308 aufschmelzendsind und entsprechend einen Schmelzpunkt von kleiner oder gleich400°C aufweisen.
    [0062] Dabeisind auf den Anschlusskontakt 10 zunächst die festbleibende strukturierteTeilschicht 301, und dann aufeinanderfolgendend die Teilschichten 302, 303, 304, 305, 306, 307, 308 und 309 aufgebracht,so dass aufschmelzende und festbleibende Teilschichten einanderabwechseln.
    [0063] Beider dem Anschlusskontakt 10 am nächsten gelegenen Teilschichtkann es sich – wiedargestellt bei der Teilschicht 301 – um eine festbleibende, oderalternativ um eine aufschmelzende Teilschicht handeln. Auch dieder Verbindungsschicht 31 am nächsten gelegene Teilschichtkann – wiedie dargestellte Teilschicht 309 – festbleibend, oder alternativ auchaufschmelzend sein.
    [0064] Grundsätzlich können jedochauch zwei oder mehrere festbleibende Teilschichten aneinander angrenzen.Dasselbe gilt ebenso fürzwei oder mehrere aufschmelzende Teilschichten. Des weiteren können unterschiedlicheTeilschichten sowohl gleiche als auch verschiedene Dicken aufweisen.
    [0065] DieTeilschicht 309 und der erste Chipträgerteil 20 sind durcheine zwischen diesen angeordnete Verbindungsschicht 31 derDicke d2 miteinander verbunden.
    [0066] DerAbstand d0 zwischen dem Anschlusskontakt 10 und dem Chipträger 20 istinsbesondere durch die Dicke d1 der strukturierten Metallisierungsschicht 30 sowiedurch die Dicke d2 der Verbindungsschicht 31 bestimmt.Durch den Abstand d0 sowie durch die Auswahl der die strukturierteMetallisierungsschicht 30 und die Verbindungsschicht 31 bildendenMaterialien kann der thermische Übergangswiderstandzwischen dem Anschlusskontakt 10 und dem ersten Chipträgerteil 20 sowieeiner mit dem Chipträgerteil 20 verbundenenLeiterplatte eingestellt werden. Entsprechendes gilt auch für den thermischen Übergangswiderstandzwischen dem Anschlusskontakt 10 und einer mit diesem verbundenen Leiterplatte,wenn das Halbleiterbauelement – wie beispielsweisedas Halbleiterbauelement gemäß 6 – keinenChipträgeraufweist.
    1 Halbleiterchip 10 Anschlusskontakt 11 Drain-Zone 12 Gateelektrode 13 Anschlusskontakt 14 Driftzone 15 Bodyzone 16 Source-Zone 17 Oxid 19 Vorderseitedes Halbleiterchips 20 ErsterChipträgerteil 21 ZweiterChipträgerteil 22 Kontaktbügel 30 strukturierteMetallisierungsschicht 31 strukturierteVerbindungsschicht 32 strukturierteKontaktschicht 40 Isolator 41 Passivierung 42 Pressmasse 43 Hohlraum 51 ErsterAbschnitt der strukturierten Metallisierungsschicht 52 ZweiterAbschnitt der strukturierten Metallisierungsschicht 99 Metallisierungder Leiterplatte 100 Leiterplatte 101 Lotschicht 302,304, 306, 308, aufschmelzendeTeilschicht 301,303, 305, 307,309 festbleibendeTeilschicht
    权利要求:
    Claims (18)
    [1] Halbleiterbauelement mit einem Halbleiterchip (1),auf dem aufeinanderfolgend – ein einstückig ausgebildeter Anschlusskontakt(10), – eineden Anschlusskontakt (10) kontaktierende, strukturierteMetallisierungsschicht (30) und – eine Verbindungsschicht (31)angeordnet sind, wobei die strukturierte Metallisierungsschicht(30) und die strukturierte Verbindungsschicht (31)eine elektrisch leitende Kontaktschicht (32) bilden.
    [2] Halbleiterbauelement nach Anspruch 1, bei dem dasVerhältniszwischen der Flächedes Anschlusskontaktes (10) und der Fläche der strukturierten Metallisierungsschicht(30) größer istals 10:1.
    [3] Halbleiterbauelement nach Anspruch 1 oder 2, beidem die strukturierte Verbindungsschicht (31) aus einemLot oder einem Bondmetall gebildet ist.
    [4] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die strukturierte Verbindungsschicht (31) aus einemDiffusionslot gebildet ist.
    [5] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem auf dem Anschlusskontakt (10) in Aussparungen derstrukturierten Metallisierung (30) eine strukturierte,thermisch isolierende Isolatorschicht (40) angeordnet ist.
    [6] Halbleiterbauelement nach Anspruch 5, bei dem diespezifische Wärmeleitfähigkeitder strukturierten Isolatorschicht (40) geringer ist alsdie spezifische Wärmeleitfähigkeitder Kontaktschicht (32).
    [7] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die Kontaktschicht (32) und der Anschlusskontakt(10) elektrisch leitend mit einem Träger (20, 21, 100)verbunden sind.
    [8] Halbleiterbauelement Anspruch 7, bei dem der Abstand(d0) zwischen dem Anschlusskontakt (10) und dem Träger (20, 21, 100)größer istals 10 μm.
    [9] Halbleiterbauelement Anspruch 7 oder 8, bei dem derTrägerals Chipträger(20) ausgebildet ist.
    [10] Halbleiterbauelement Anspruch 7 oder 8, bei demder Trägerals Leiterplatte (100) ausgebildet ist.
    [11] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die Verbindungsschicht (31) strukturiert ist.
    [12] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die Metallisierungsschicht (30) und die Verbindungsschicht(31) identisch strukturiert sind.
    [13] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem der Schmelzpunkt der strukturieren Metallisierungsschicht(30) größer als 260°C.
    [14] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die Verbindungsschicht (31) einen Schmelzpunktvon kleiner oder gleich 400°Caufweist.
    [15] Halbleiterbauelement nach Anspruch 14, bei dem vonjeweils zwei aneinander grenzenden Teilschichten die eine einenSchmelzpunkt von kleiner oder gleich 400°C und die andere einen Schmelzpunktvon über400°C aufweist.
    [16] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die strukturierte Metallisierungsschicht (30) aufeinanderfolgendangeordnete Teilschichten (301–309) aufweist.
    [17] Halbleiterbauelement nach Anspruch 16, bei dem diestrukturierte Metallisierungsschicht (30) mindestens eineund höchstenszehn Teilschichten (301–309) aufweist.
    [18] Halbleiterbauelement nach einem der vorangehendenAnsprüche,bei dem die Isolationsschicht (40) ein Imid, eine Pressmasse,ein Oxid, ein Metalloxid, ein Halbleiteroxid, ein Schutzgas oderLuft enthält.
    类似技术:
    公开号 | 公开日 | 专利标题
    US9659854B2|2017-05-23|Embedded packaging for devices and systems comprising lateral GaN power transistors
    US9196562B2|2015-11-24|Semiconductor arrangement, semiconductor module, and method for connecting a semiconductor chip to a ceramic substrate
    US8361839B1|2013-01-29|Structure and method for power field effect transistor
    US6975023B2|2005-12-13|Co-packaged control circuit, transistor and inverted diode
    US8564049B2|2013-10-22|Flip chip contact | power package
    KR100852766B1|2008-08-18|고 파워 밀도 디바이스를 위한 패키지
    US7557434B2|2009-07-07|Power electronic package having two substrates with multiple electronic components
    EP0221399B1|1991-03-06|Leistungshalbleitermodul
    US8963321B2|2015-02-24|Semiconductor device including cladded base plate
    US8890310B2|2014-11-18|Power module package having excellent heat sink emission capability and method for manufacturing the same
    KR930002804B1|1993-04-10|수지밀봉형 반도체장치
    US7569920B2|2009-08-04|Electronic component having at least one vertical semiconductor power transistor
    US7800208B2|2010-09-21|Device with a plurality of semiconductor chips
    JP3027512B2|2000-04-04|パワーｍｏｓｆｅｔ
    JP5009976B2|2012-08-29|薄いダイ及び金属基板を使用する半導体ダイ・パッケージ
    JP3525832B2|2004-05-10|半導体装置
    US8519532B2|2013-08-27|Semiconductor device including cladded base plate
    US6423623B1|2002-07-23|Low Resistance package for semiconductor devices
    EP1713124B1|2009-12-02|Leistungshalbleitermodul mit Verbindungsbahnen und mit Anschlusselementen, die mit den Verbindungsbahnen verbunden sind
    US7589417B2|2009-09-15|Microelectronic assembly having thermoelectric elements to cool a die and a method of making the same
    JP4078993B2|2008-04-23|半導体装置
    US9147649B2|2015-09-29|Multi-chip module
    EP1466357B1|2017-12-13|Gehäuse zur oberflächenanbringung mit von der trägerplatte beabstandetem chipboden
    US5508560A|1996-04-16|Semiconductor module
    DE112006002488B4|2014-05-28|Halbleiter-Baueinheit
    同族专利:
    公开号 | 公开日
    US8044523B2|2011-10-25|
    DE102004030042B4|2009-04-02|
    US20060017174A1|2006-01-26|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    DE10003671A1|1999-01-28|2000-08-10|Hitachi Ltd|Halbleiter-Bauelement|
    US6569764B1|1999-08-25|2003-05-27|Hitachi, Ltd.|Method of manufacturing a semiconductor package by attaching a lead frame to a semiconductor chip via projecting electrodes and an insulating sheet of resin material|
    WO2001024260A1|1999-09-24|2001-04-05|Virginia Tech Intellectual Properties, Inc.|Low cost 3d flip-chip packaging technology for integrated power electronics modules|
    DE10102197A1|2000-01-18|2001-08-16|Fairchild Semiconductor Corp N|Improved method of manufacturing a chip device|
    WO2004032198A2|2002-10-03|2004-04-15|Fairchild Semiconductor Corporation|Method for maintaining solder thickness in flipchip attach packaging processes|DE102006008632A1|2006-02-21|2007-08-30|Infineon Technologies Ag|Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung|
    DE102006025959A1|2006-06-02|2007-12-13|Infineon Technologies Ag|Leistungshalbleiteranordnung mit gelöteter Clip-Verbindung und Verfahren zur Herstellung einer solchen|
    DE102006047761A1|2006-10-06|2008-04-10|Infineon Technologies Ag|Halbleiterbauteil und Verfahren zu dessen Herstellung|
    DE102007017831A1|2007-04-16|2008-10-30|Infineon Technologies Ag|Halbleitermodul|
    US7476978B2|2006-05-17|2009-01-13|Infineon Technologies, Ag|Electronic component having a semiconductor power device|
    WO2009030562A1|2007-09-04|2009-03-12|Siemens Aktiengesellschaft|Verfahren zur herstellung und kontaktierung von elektronischen bauelementen mittels einer substratplatte, insbesondere dcb-keramik-substratplatte|
    US7541681B2|2006-05-04|2009-06-02|Infineon Technologies Ag|Interconnection structure, electronic component and method of manufacturing the same|
    DE102004041088B4|2004-08-24|2009-07-02|Infineon Technologies Ag|Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung|
    US7598603B2|2006-03-15|2009-10-06|Infineon Technologies Ag|Electronic component having a power switch with an anode thereof mounted on a die attach region of a heat sink|
    US7663212B2|2006-03-21|2010-02-16|Infineon Technologies Ag|Electronic component having exposed surfaces|
    US7759777B2|2007-04-16|2010-07-20|Infineon Technologies Ag|Semiconductor module|
    US7757392B2|2006-05-17|2010-07-20|Infineon Technologies Ag|Method of producing an electronic component|
    DE102006015112B4|2005-07-04|2012-09-13|Mitsubishi Denki K.K.|Semiconductor device and electric power semiconductor product|
    US8354692B2|2006-03-15|2013-01-15|Infineon Technologies Ag|Vertical semiconductor power switch, electronic component and methods of producing the same|
    EP2669936A1|2012-06-01|2013-12-04|Nxp B.V.|Diskrete Halbleiterbauelementverpackung und Herstellungsverfahren|
    US8815647B2|2012-09-04|2014-08-26|Infineon Technologies Ag|Chip package and a method for manufacturing a chip package|
    US9099454B2|2013-08-12|2015-08-04|Infineon Technologies Ag|Molded semiconductor package with backside die metallization|
    US9275878B2|2013-10-01|2016-03-01|Infineon Technologies Ag|Metal redistribution layer for molded substrates|
    US9373566B2|2014-03-19|2016-06-21|Infineon Technologies Austria Ag|High power electronic component with multiple leadframes|
    US9487392B2|2013-07-17|2016-11-08|Infineon Technologies Ag|Method of packaging integrated circuits and a molded package|
    DE102017102035A1|2017-02-02|2018-08-02|Infineon Technologies Ag|A semiconductor device, method of manufacturing a semiconductor device, and method of amplifying a die in a semiconductor device|DE2658532C2|1976-12-23|1984-02-16|Siemens Ag, 1000 Berlin Und 8000 Muenchen, De||
    US4341594A|1981-02-27|1982-07-27|General Electric Company|Method of restoring semiconductor device performance|
    US5251806A|1990-06-19|1993-10-12|International Business Machines Corporation|Method of forming dual height solder interconnections|
    US5154341A|1990-12-06|1992-10-13|Motorola Inc.|Noncollapsing multisolder interconnection|
    US5418553A|1993-03-26|1995-05-23|Eastman Kodak Company|Thermal print head with optimum thickness of the thermal insulation under-layer and method of designing the same|
    US5470787A|1994-05-02|1995-11-28|Motorola, Inc.|Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same|
    JP2000195896A|1998-12-25|2000-07-14|Nec Corp|半導体装置|
    US6198166B1|1999-07-01|2001-03-06|Intersil Corporation|Power semiconductor mounting package containing ball grid array|
    US6521982B1|2000-06-02|2003-02-18|Amkor Technology, Inc.|Packaging high power integrated circuit devices|
    US6930032B2|2002-05-14|2005-08-16|Freescale Semiconductor, Inc.|Under bump metallurgy structural design for high reliability bumped packages|
    US6596619B1|2002-05-17|2003-07-22|Taiwan Semiconductor Manufacturing Company|Method for fabricating an under bump metallization structure|
    TW546794B|2002-05-17|2003-08-11|Advanced Semiconductor Eng|Multichip wafer-level package and method for manufacturing the same|US7786558B2|2005-10-20|2010-08-31|Infineon Technologies Ag|Semiconductor component and methods to produce a semiconductor component|
    US20070215997A1|2006-03-17|2007-09-20|Martin Standing|Chip-scale package|
    DE102006031405B4|2006-07-05|2019-10-17|Infineon Technologies Ag|Semiconductor module with switching functions and method of making the same|
    US8188596B2|2007-02-09|2012-05-29|Infineon Technologies Ag|Multi-chip module|
    US8283756B2|2007-08-20|2012-10-09|Infineon Technologies Ag|Electronic component with buffer layer|
    JP2010165923A|2009-01-16|2010-07-29|Renesas Electronics Corp|半導体装置、及びその製造方法|
    US8399995B2|2009-01-16|2013-03-19|Infineon Technologies Ag|Semiconductor device including single circuit element for soldering|
    US20120175688A1|2011-01-10|2012-07-12|International Rectifier Corporation|Semiconductor Package with Reduced On-Resistance and Top Metal Spreading Resistance with Application to Power Transistor Packaging|
    US8896106B2|2012-07-09|2014-11-25|Infineon Technologies Ag|Semiconductor packages having multiple lead frames and methods of formation thereof|
    US9961798B2|2013-04-04|2018-05-01|Infineon Technologies Austria Ag|Package and a method of manufacturing the same|
    US9373577B2|2013-05-21|2016-06-21|Infineon Technologies Ag|Hybrid semiconductor package|
    US9570379B2|2013-12-09|2017-02-14|Infineon Technologies Americas Corp.|Power semiconductor package with integrated heat spreader and partially etched conductive carrier|
    US9620475B2|2013-12-09|2017-04-11|Infineon Technologies Americas Corp|Array based fabrication of power semiconductor package with integrated heat spreader|
    US9196577B2|2014-01-09|2015-11-24|Infineon Technologies Ag|Semiconductor packaging arrangement|
    US9653386B2|2014-10-16|2017-05-16|Infineon Technologies Americas Corp.|Compact multi-die power semiconductor package|
    US9704787B2|2014-10-16|2017-07-11|Infineon Technologies Americas Corp.|Compact single-die power semiconductor package|
    法律状态:
    2006-01-19| OP8| Request for examination as to paragraph 44 patent law|
    2009-09-24| 8364| No opposition during term of opposition|
    优先权:
    申请号 | 申请日 | 专利标题
    DE102004030042A|DE102004030042B4|2004-06-22|2004-06-22|Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes|DE102004030042A| DE102004030042B4|2004-06-22|2004-06-22|Halbleiterbauelement mit einem auf einem Träger montierten Halbleiterchip, bei dem die vom Halbleiterchip auf den Träger übertragene Wärme begrenzt ist, sowie Verfahren zur Herstellung eines Halbleiterbauelementes|
    US11/157,691| US8044523B2|2004-06-22|2005-06-21|Semiconductor device|
    [返回顶部]